Sparse matrix-vector multiplication (SMVM) adalah dasar yang digunakan untuk banyak aplikasi high-performance computing, seperti penerimaan informasi, image construction, medical imaging, industrial engineering, control sistem simulation, dan economic modeling [1]. Di sisi lain, teknologi reconfigurable computing dapat digunakan untuk melakukan perhitungan dengan fleksibilitas yang tinggi seperti GPPs(General Purpose Processors) dan dengan performance yang tinggi seperti ASICs(Application Specific Integrated Circuits) [2]. Aplikasi SMVM dengan rangkaian hardware biasa akan mengakibatkan turunnya kinerja keseluruhan sistem karena adanya beberapa pipeline stalls selama komputasi (karena adanya zero padding) atau jumlah input yang melebihi batas (preprocessing). Untuk skala sparse matrix yang lebih besar, ini akan menimbulkan overhead dari performance yang sangat tinggi dan menurunkan kemampuan FPGA secara drastis. Paper ini akan membahas design FPGA yang efisien berbasiskan arsitektur SMVM yang dapat menghandle matrix tanpa preprocessing dan zero padding yang besar dan dapat diexpand secara dynamic [1] dengan memanfaatkan teknologi reconfigurable computing [2] sesuai dengan orde multiplier yang dibutuhkan oleh programmer dengan memanfaatkan instruction set seperti pada GPPs yang fleksibel.

Untuk membaca artikel ini lebih lanjut, silahkan buka link berikut ini : A Reconfigurable Sparse Matrix Vector